高密度等离子体化学气相淀积(HDPCVD)工艺简介

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高密度等离子体化学气相淀积(HDPCVD)工艺简介
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4 \% J- o$ \1 L5 g! B作者：陈英杰 应用材料中国公司 -- 半导体国际  2006-02-10

　　随着半导体技术的飞速发展，半导体器件特征尺寸的显著减小，相应地也对芯片制造工艺提出了更高的要求，其中一个具有挑战性的难题就是绝缘介质在各个薄膜层之间均匀无孔的填充以提供充分有效的隔离保护，包括浅槽隔离（STI, Shallow Trench Isolation)，金属前绝缘层（PMD），金属层间绝缘层（IMD）等等。本文所介绍的高密度等离子体化学气相淀积（HDP CVD)工艺自20世纪90年代中期开始被先进的芯片工厂采用以来，以其卓越的填孔能力，稳定的淀积质量，可靠的电学特性等诸多优点而迅速成为 0.25微米以下先进工艺的主流。图1所示即为在超大规模集成电路中HDP CVD工艺的典型应用。
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6 D6 b; J: t( s. D/ a+ R3 E6 y　　HDP CVD的工艺原理
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　　在HDP CVD工艺问世之前，大多数芯片厂普遍采用等离子体增强化学气相沉积(PE CVD)进行绝缘介质的填充。这种工艺对于大于0.8微米的间隙具有良好的填孔效果，然而对于小于0.8微米的间隙，用单步PE CVD工艺填充具有高的深宽比(定义为间隙的深度和宽度的比值)的间隙时会在其中部产生夹断(pinch-off)和空洞(Void)(图2)。
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　　为了解决这一难题，淀积-刻蚀-淀积工艺被用以填充0.5微米至0.8微米的间隙,也就是说，在初始淀积完成部分填孔尚未发生夹断时紧跟着进行刻蚀工艺以重新打开间隙入口，之后再次淀积以完成对整个间隙的填充（图3）。
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5 S% {. n9 ~0 z, H! {; {　　显而易见，为了填充越小的间隙,越来越多的工艺循环需要被执行,在不断降低产量的同时也显著增加了芯片成本，而且由于本身工艺的局限性，即便采用循环工艺，PE CVD对于小于0.5微米的间隙还是无能为力.其他一些传统CVD工艺,如常压CVD(APCVD)和亚常压CVD(SACVD)虽然可以提供对小至0.25微米的间隙的无孔填充,但这些缺乏等离子体辅助淀积产生的膜会依赖下层表面而显示出不同的淀积特性，另外还有低密度和吸潮性等缺点，需要PE CVD增加上保护层和下保护层，或者进行后淀积处理(如退火回流等)。这些工序的加入同样提高了生产成本,增加了整个工艺流程的步骤和复杂性。

　　HDP CVD工艺正是在探索如何同时满足对高深宽比间隙的填充和控制生产成本的过程中诞生的，它的突破创新之处就在于在同一个反应腔中同步地进行淀积和刻蚀的工艺(图4)。具体来说,在常见的HDP CVD制程中，淀积工艺通常是由SiH4 和 O2 的反应来实现，而蚀刻工艺通常是由Ar 和O2 的溅射来完成。

　　HDP CVD的反应腔及主要反应过程
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& {" S. [- p9 L　　图5是HDP CVD反应腔的示意图.等离子体在低压下以高密度混合气体的形式直接接触到反应腔中硅片的表面。为了形成高密度等离子体，需要有激发混合气体的RF源，并直接使高密度等离子体到达硅片表面.在HDP CVD反应腔中，主要是由电感耦合等离子体反应器(ICP)来产生并维持高密度的等离子体。当射频电流通过线圈(coil)时会产生一个交流磁场，这个交流磁场经由感应耦合即产生随时间变化的电场，如图6所示。电感耦合型电场能加速电子并且能形成离子化碰撞。由于感应电场的方向时回旋型的，因此电子也就往回旋方向加速，使得电子因回旋而能够运动很长的距离而不会碰到反应腔内壁或电极,这样就能在低压状态(几个mT)下制造出高密度的等离子体。


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# E4 ?1 x2 y) _/ P0 L8 U) T4 _　为了给反应腔中的高能离子定方向，淀积过程中RF偏压被施加于硅片上，推动高能离子脱离等离子体而直接接触到硅片表面，同时偏压也用来控制离子的轰击能量。在HDP CVD反应腔中，等离子体离子密度可达1011~1012/cm3(2~10mT)。由于如此高的等离子体密度加上硅片偏压产生的方向性，使HDP CVD可以填充深宽比为4:1甚至更高的间隙。

7 M9 x1 F: A3 h' ~4 T: Q" n% G　　在HDP CVD反应腔中高密度等离子体轰击硅片表面会导致很高的硅片温度，然而HDP CVD工艺的重要应用之一-金属层间绝缘层(IMD)必须在400℃低温下进行以避免损伤金属铝(铝的熔点是660℃），另外,高的热负荷会引起硅片的热应力.对硅片温度的限制要求对硅片进行降温，在HDP CVD反应腔中是由背面氦气冷却系统和静电卡盘共同在硅片和卡盘之间形成一个热传导通路，从而来降低硅片和卡盘的温度。

7 v/ e, w7 _0 Q& v6 E2 b2 i　　HDP CVD的反应包含两种或多种气体参与的化学反应.根据淀积的绝缘介质掺杂与否及掺杂的种类,常见的有以下几种：
　　● USG (Un-doped Silicate Glass)SiH4+O2+Ar→USG + volatiles
　　● FSG (Fluorosilicate Glass)SiH4+SiF4+O2+Ar→FSG+volatiles
. y; x/ }8 k3 e  N# @2 d" v　　● PSG (Phosphosilicate Glass)SiH4+PH3+O2+Ar→PSG+volatiles

2 D6 ^; e. m6 r　　HDP CVD工艺的重要指标-淀积刻蚀比

- u$ M( q! [. O! t7 A　　如前所述，HDP CVD工艺最主要的应用也是其最显著的优势就是间隙填充，如何选择合适的工艺参数来实现可靠无孔的间隙填充就成为至关重要的因素.在半导体业界，淀积刻蚀比(DS ratio)被普遍采用作为衡量HDP CVD工艺填孔能力的指标.淀积蚀刻比的定义是：
　　淀积刻蚀比 = 总淀积速率/刻蚀速率=(净淀积速率+刻蚀速率)/刻蚀速率

　　这里的总淀积速率指的是在假定没有刻蚀的条件下的淀积速率，而净淀积速率则是在同步淀积和刻蚀过程中的淀积速率。实现对间隙的无孔填充的理想条件是在整个淀积过程中始终保持间隙的顶部开放以使反应物能进入间隙从底部开始填充，也就是说，我们希望在间隙的拐角处淀积刻蚀比为1，即净淀积速率为零.对于给定的间隙来说，由于HDP CVD工艺通常以SiH4作为绝缘介质中Si的来源，而SiH4解离产生的等离子体对硅片表面具有很强的化学吸附性，导致总淀积速率在间隙的各个部位各向异性，在间隙拐角处的总淀积速率总是大于在间隙底部和顶部的总淀积速率；另一方面，刻蚀速率随着溅射离子对于间隙表面入射角的不同而改变，最大的刻蚀速率产生于45°到70°之间，正好也是处于间隙拐角处.如果间隙拐角处的淀积刻蚀比远大于1,间隙的顶部会由于缺乏足够的刻蚀而迅速关闭，在间隙内就会形成空洞，反之，如果间隙拐角处的淀积刻蚀比小于1，在间隙拐角处的过度刻蚀会产生“剪断”效应破坏绝缘介质下的金属层或抗反射涂层，严重者会导致漏电流和器件的失效。图7即是HDP CVD工艺在上述三种典型淀积刻蚀比下对间隙填充情况的示意图。
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5 }- c5 ?% q# q; C2 A, `4 K6 d" O　　由于淀积刻蚀比是HDP CVD工艺填孔能力的重要指标，凡是能显著影响淀积速率或刻蚀速率的工艺参数都会直接决定绝缘介质的填充质量，其中最主要的影响因素包括反应气体流量，射频(包括电感耦合和偏压)的功率，硅片温度，反应腔压力等等。
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( s$ d& w8 l3 t5 c% |3 Q, Y) T( w　　总结

　　HDP CVD工艺凭借其独特的在高密度等离子体反应腔中同步淀积和刻蚀绝缘介质的反应过程实现了在较低温度下对高深宽比间隙的优良填充，其所淀积的绝缘介质膜具有高密度,低杂质缺陷等优点，同时对硅片有优良的粘附能力。
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7 C- x" j4 ?  \% z! _- M( p6 B' [　　随着半导体特征尺寸向65纳米乃至更精细的结构发展,对绝缘介质的填充，特别是对浅槽隔离(STI)提出了更高的要求，个别器件的浅槽结构的深宽比达到了6:1甚至更高，这无疑对HDP CVD工艺是个巨大的挑战。不过人们在现有HDP CVD工艺的基础上，通过选择合适的工艺参数，引入新的反应气体(如氦气、氢气等)以及新的填充流程(采用不同淀积刻蚀比分步填充)等多种手段依然能很好地满足填孔的要求。

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